경쟁과 위험 감수 현상이란 무엇입니까? 어떻게 판단하나요? 제거하는 방법?

설정 시간(setup time)은 플립플롭의 클럭 신호 상승 에지 이전에 데이터가 안정되는 시간을 의미합니다. 설정 시간이 충분하지 않으면 데이터가 안정되지 않습니다. 클록 신호의 상승 에지에서 트리거에 입력됩니다. 홀드 시간(홀드 시간)은 플립플롭의 클록 신호의 상승 에지가 도달한 후 데이터가 안정될 때까지의 시간을 의미합니다. 충분하지 않으면 플립플롭에 데이터를 입력할 수 없습니다.

신호가 FPGA 장치 내부의 배선 및 논리 장치를 통과할 때 일정한 지연이 발생합니다. 지연의 크기는 연결 길이 및 논리 장치 수와 관련이 있으며 장치의 제조 공정, 작동 전압, 온도 및 기타 조건의 영향을 받습니다. 신호의 고레벨 및 저레벨 변환에도 특정 전환 시간이 필요합니다. 이 두 가지 요인으로 인해 다중 채널 신호의 레벨 값이 변경되면 신호가 변경되는 순간 조합 논리의 출력이 시퀀스를 가지며 동시에 변경되지 않는 경우가 종종 있습니다. . 이러한 스파이크 신호를 "버(burr)"라고 합니다. 조합 논리 회로에 "글리치"가 있는 경우 이는 회로에 "위험"이 있음을 의미합니다. D 플립플롭, 그레이 코드 카운터, 동기 회로 등 우수한 설계 솔루션을 사용하면 이를 제거할 수 있습니다.

D 플립플롭의 출력에 NOT 게이트를 추가하고 이를 D 터미널에 연결하기만 하면 됩니다.

여러 개의 OC 게이트 구조를 NOT 게이트의 출력과 병렬로 연결합니다. 각 OC 게이트의 출력이 높을 때 전체 출력이 높습니다. 이 연결 방법을 유선 AND라고 합니다.

전체 디자인에서 하나의 글로벌 클럭만이 동기화 로직이 됩니다.

다중 클럭 시스템 로직은 비동기 로직으로 설계되었습니다.

f) 마이크로컴퓨터 인터페이스 회로의 일반적인 입력 장치와 마이크로컴퓨터 인터페이스 논리도(데이터 인터페이스, 제어 인터페이스, 메모리/버퍼)를 그려주십시오.

TTL, cmos는 직접 연결할 수 없습니다.

LVDS: LVDS(저전압 차동 신호)는 저전압 차동 신호입니다. LVDS 인터페이스는 RS644 버스 인터페이스라고도 합니다. 1990년대에 와서야 등장한 데이터 전송 및 인터페이스 기술입니다.

ECL: (EmitterCoupled Logic)은 이미터 결합 로직으로 이미터-팔로워 출력 구조를 갖는 일반적인 입력 및 출력 인터페이스 회로입니다.

CML: CML 레벨이 가장 일반적입니다. 모든 고속 데이터 인터페이스 중에서 가장 간단한 종류입니다. 입력과 출력이 잘 일치하여 주변 구성 요소를 줄이고 더 높은 주파수 대역 작동에 적합합니다.