세계 최초의 2nm 공정 칩 출시: IBM에서 제작한 평방 밀리미터당 3억 3천만 개의 트랜지스터
Machine Heart Report
편집자: Wei Wei, Chen Ping
컴퓨터 칩의 가장 기본적인 구성 요소인 트랜지스터의 크기는 점점 작아지고 있습니다. 이에 따라 칩은 더 빠르고 에너지 효율적이 됩니다. 현재 7nm와 5nm 공정 기술은 휴대폰과 노트북에 사용되는 칩의 주류 선택입니다. 2021년 3월 삼성은 세계 최초의 3nm 'SRAM 칩'을 발표했으며 2022년 양산을 시작할 것으로 예상됩니다.
주요 칩 제조사들의 '서로 쫓는' 인센티브 경쟁에서 IBM은 세계 최초의 2nm 칩 제조 기술을 선보이는데 앞장섰다.
5월 6일 저녁, IBM은 반도체 설계 및 기술 분야에서 중요한 혁신을 발표했습니다. 이는 반도체 산업을 새로운 수준으로 끌어올리는 데 도움이 될 2nm 공정 기술을 사용한 세계 최초의 칩입니다. 현재 주류인 7nm 칩과 비교하여 IBM의 2nm 칩의 성능은 45% 향상되고 에너지 소비는 75% 감소할 것으로 예상됩니다. 2nm 칩은 현재 선두적인 5nm 칩보다 더 작고 빠릅니다.
구체적으로 2nm 칩의 잠재적인 장점은 다음과 같습니다.
보다 구체적인 세부 사항을 살펴보면 IBM의 2nm 칩은 제곱밀리미터당 3억 3300만 개의 트랜지스터를 수용합니다. 이에 비해 TSMC의 5nm 칩은 보유하고 있습니다. 평방 밀리미터당 1억 7,130만 개의 트랜지스터, 삼성의 5nm 칩은 평방 밀리미터당 1억 2,700만 개의 트랜지스터를 수용합니다.
한때 주요 칩 제조업체였던 IBM은 이제 칩 생산을 삼성에 아웃소싱하지만 여전히 뉴욕주 올버니에 칩 제조 연구 개발 센터를 유지하고 있습니다. 이 센터는 주로 칩의 테스트 운영을 담당하고 있으며 IBM의 칩 제조 기술을 활용하기 위해 삼성, 인텔과 공동 기술 개발 계약을 체결했습니다. 이번에 발표된 2nm 칩도 이곳에서 설계, 제조된다.
더 높은 트랜지스터 밀도, 새로운 아키텍처 설계
IBM이 출시한 2nm 칩은 7나노미터 프로세서에 비해 동일한 전력에서 성능이 45% 향상되었으며, 효율성은 75% 더 높습니다. IBM은 2015년과 2017년에 각각 7nm와 5nm를 출시한 최초의 연구 기관이라고 지적했습니다. 후자는 FinFET에서 개별 트랜지스터의 전압 특성을 보다 효과적으로 맞춤화할 수 있는 나노시트 기술로 업그레이드했습니다.
IBM은 이 기술이 손톱 크기의 칩에 500억 개의 트랜지스터를 장착할 수 있어 프로세서 설계자에게 AI 및 최첨단 클라우드 컴퓨팅 기능을 향상시키기 위한 코어 수준 혁신 주입과 같은 더 많은 옵션을 제공한다고 밝혔습니다. 워크로드를 처리하고 하드웨어 보안 및 암호화를 시행하는 새로운 방법을 모색합니다.
다른 보고서에서 자주 알고 있듯이 칩 파운드리(TSMC, 삼성 등)마다 트랜지스터 밀도에 대한 정의가 다릅니다. 밀도에 대한 이러한 숫자는 종종 최고 밀도로 표시된다는 점은 주목할 가치가 있습니다.
새로운 공정에서 트랜지스터를 제조하는 핵심 기술인 Gate-All-Around/나노시트(서라운드 게이트 기술 트랜지스터)에 대해 IBM은 명확히 밝히지 않았지만 사진에는 이 새로운 2nm 프로세서가 나와 있습니다. 3스택 GAA 디자인을 사용합니다.
현재 새로운 공정 경쟁에서 삼성은 3nm 노드에서 GAA(삼성은 자사 기술을 MBCFET라고 부름)를 출시할 계획입니다. 2020년 말 MBCFET 리스크 시험생산, 2021년 양산, 2021년 1세대 MBCFET 최적화 버전 출시를 목표로 하고 있다. TSMC는 여전히 3nm에서 FinFET을 계속 사용하기를 희망하며 2nm 칩이 나올 때까지 GAA를 출시하지 않을 것입니다. 계획에 따르면 TSMC의 2nm 공정은 2023년 리스크 시험생산, 2024년 양산을 시작할 예정이다.
이와 대조적으로 인텔은 5nm 공정에 어떤 형태로든 GAA를 도입할 것으로 예상됩니다. 회사는 2023년까지 GAA 서라운드 게이트 트랜지스터를 선호하여 5nm 노드에서 FinFET를 포기할 것으로 예상됩니다.
현재 FinFET 기술의 대규모 적용이 칩 산업을 살린 것처럼, 5nm 이하 시대에는 GAAFET가 반도체 산업의 지속적인 발전의 열쇠가 될 수 있습니다. 그러나 GAAFET 공정의 제조 난이도는 분명히 매우 높다.
IBM의 3-스택 GAA 설계는 75nm 셀 높이, 40nm 셀 폭을 사용하며 개별 나노시트는 높이 5nm, 간격은 5nm입니다. 게이트 피치는 44nm이고 게이트 길이는 12nm입니다.
IBM은 3-스택 GAA가 12nm 게이트 길이를 가능하게 하는 하단 유전체 분리 채널을 사용하는 최초의 설계이며, 내부 스페이서는 나노시트 개발을 용이하게 하기 위해 2세대 건식 프로세스를 사용하여 설계되었다고 밝혔습니다.
IBM도 구현 과정에서 그동안 7나노에서 널리 사용됐던 중간·후면 공정뿐만 아니라 칩 공정 전단에도 EUV 패터닝을 하는 등 EUV 기술을 폭넓게 활용했다. 중요한 것은 IBM 칩의 모든 주요 기능이 EUV 리소그래피를 사용하여 에칭되며 IBM은 EUV의 단일 노출을 사용하여 칩 에칭에 사용되는 광학 마스크 수를 줄이는 방법을 알아냈다는 것입니다.
현재 2nm 테스트 칩에 대한 세부 정보는 제공되지 않았습니다. 현 단계에서는 로직이 많지 않은 단순화된 SRAM 테스트 도구일 수 있습니다. IBM은 테스트 설계에서 고성능 및 효율적인 애플리케이션 시연을 위해 다중 Vt 솔루션을 사용한다고 밝혔습니다.
2nm 공정 칩은 현재의 7nm와 5nm보다 성능과 에너지 소비가 더 강력하지만, 이는 대체로 개념 증명에 불과하며 아직 시장에 출시되기까지는 오랜 시간이 걸립니다. 2015년 7월 IBM은 7nm 칩 개발을 최초로 발표했으며, 2019년 하반기가 되어서야 사람들이 7nm 칩이 탑재된 휴대폰을 구입할 수 있습니다.
2나노 공정 기술이 시장에 진입하기까지는 수년이 걸릴 것으로 알려졌다.
참조 링크:
/show/16656/ibm-creates-first-2nm-chip
/technology/ibm-unveils-2-nanometer-chip -technology-faster-computing-2021-05-06/
/2021/5/6/22422815/ibm-2nm-chip-processors-semiconductors-power-performance-technology
/2021-05-06-IBM-Unveils-Worlds-First-2-Nanometer-Chip-Technology,-Opening-a-New-Frontier-for-Semiconductors#assets_all