Xilinx FPGA vivado 구성 프로세스

Xilinx FPGA Vivado 구성 프로세스는 주로

Vivado 소프트웨어 시작 단계로 구성됩니다.

새 프로젝트 작성을 선택하여 새 프로젝트를 작성합니다.

프로젝트 이름과 프로젝트 저장 디렉토리를 지정합니다.

RTL Project (레지스터 전송 수준 프로젝트) 를 선택합니다.

적절한 FPGA 디바이스를 선택합니다.

프로젝트 작성이 완료되면 Verilog 코드 작성을 시작합니다.

Add Sources 버튼을 클릭합니다.

설계 원본 추가 또는 작성 버튼을 선택하여 설계 파일을 추가합니다.

파일 작성을 선택하여 새 파일을 작성합니다. 파일 작성이 완료되면 입출력 포트 정의를 시작할 수 있습니다. 프로젝트에

Verilog 파일을 추가합니다. 마우스 오른쪽 버튼을 클릭하여 새 폴더를 만들고, Verilog 파일을 안에 넣은 다음 저장을 클릭합니다.

비트 스트림 파일을 작성합니다. 이 과정에서 스레드 수를 설정할 수 있습니다.

핀 구성을 수행합니다. 핀 구성을 위해 "Open Implemented Design" 을 클릭하십시오. 출력을 key1 핀 (예: W5) 으로 구성하고 입력을 키 1 과 키 2 핀으로 구성합니다. Vivado 에서 구성할 때 레벨 선택은 3.3v 입니다.

구성이 완료되면 Ctrl+S 를 사용하여 저장합니다.

위 단계가 완료되면 Xilinx FPGA Vivado 개발 환경을 성공적으로 구성해야 합니다. 이러한 단계는 특정 FPGA 장치, Vivado 버전 및 설계 요구 사항에 따라 다를 수 있습니다. 설계를 진행하기 전에 관련 사용자 안내서와 참조 문서를 자세히 읽는 것이 좋습니다.