세계 최초 3nm 칩, 공식 출시

미국 칩업체 마벨(Marvell)이 TSMC의 3나노미터(3nm) 공정을 기반으로 한 자사 데이터센터 칩을 공식 출시했다고 밝혔다. Marvell에 따르면 이 노드의 업계 최초 실리콘 빌딩 블록에는 112G XSR SerDes(직렬 변환기/직렬 변환기), Long Reach SerDes, PCIe Gen6/CXL3.0SerDes 및 240Tbps 병렬 칩 간 상호 연결이 포함됩니다.

Marvell에 따르면 SerDes 및 병렬 상호 연결은 칩 또는 칩렛 내부의 실리콘 구성 요소 간에 데이터를 교환하기 위해 칩에서 고속 채널 역할을 합니다. 2.5D 및 3D 패키징과 함께 이러한 기술은 시스템 수준 병목 현상을 제거하여 가장 복잡한 반도체 설계를 발전시킵니다. SerDes는 또한 핀, 트레이스 및 보드 공간을 줄여 비용을 절감하는 데 도움이 됩니다. 대규모 데이터 센터 랙에는 수만 개의 SerDes 링크가 포함될 수 있습니다.

제공된 데이터에 따르면 새로운 병렬 칩 간 상호 연결은 최대 240Tbps의 총 데이터 전송을 가능하게 하며 이는 멀티 칩 패키징 애플리케이션에 사용 가능한 대안보다 45% 빠릅니다. 즉, 상호 연결 전송 속도는 단 몇 밀리미터 이하의 거리에서도 초당 고화질 영화 10,000편을 다운로드하는 것과 같습니다.

Marvell은 SerDes 및 상호 연결 기술을 Teralynx 스위치, PAM4 및 코히어런트 DSP, Alaska 이더넷 물리 계층(PHY) 장치, OCTEON 프로세서, Bravera 스토리지 제어 프로세서, Brightlane 자동차 이더넷 칩셋 및 맞춤형 ASIC. 3nm 공정으로의 전환을 통해 엔지니어는 신호 무결성과 성능을 유지하면서 칩과 컴퓨팅 시스템의 비용과 전력 소비를 줄일 수 있습니다.

TSMC의 새로운 이정표인 3nm

TSMC에 따르면 회사의 3nm(N3) 공정 기술은 N3 공정 기술이 나오면 5nm(N5) 공정 기술에 이은 또 다른 완전한 세대가 될 것입니다. 출시되면 최고의 PPA와 트랜지스터 기술을 바탕으로 업계에서 가장 진보된 공정 기술이 될 것입니다. N5 공정 기술과 비교하여 N3 공정 기술의 논리 밀도는 약 70% 증가하고 동일한 전력 소비에서 속도는 10~15% 증가하거나 전력 소비는 25~30% 감소합니다. 같은 속도.

그러나 N3의 프로세스 창(정의된 결과를 생성하는 매개변수 범위)은 상대적으로 좁고 처리량 측면에서 모든 애플리케이션에 적합하지 않을 수 있습니다. 그리고 제조 프로세스가 더욱 복잡해짐에 따라 길 찾기, 연구 및 개발 시간이 길어지고 있으므로 더 이상 TSMC 및 기타 파운드리에서 2년마다 완전히 새로운 노드를 내놓는 것을 볼 수 없습니다.

N3의 경우 TSMC의 신규 노드 도입 주기가 약 2.5년으로 연장된다. 이는 TSMC가 여전히 매년 와트당 성능 향상과 트랜지스터 밀도 향상을 원하는 고객의 요구 사항을 충족하기 위해 향상된 N3 버전을 제공해야 함을 의미합니다.

2022년 기술 세미나에서 TSMC는 N3E, N3P, N3S 및 N3X 등 4개의 N3 파생 제조 프로세스(총 5개의 3나노미터 노드)에 대해서도 논의했습니다. 이들은 모두 향후 몇 년 안에 출시될 예정입니다. 연령. 이러한 N3 변형은 초고성능 애플리케이션을 위해 향상된 프로세스 창, 더 높은 성능, 더 높은 트랜지스터 밀도 및 향상된 전압을 제공하도록 설계되었습니다.

그 중 N3E는 성능을 향상시키고, 전력 소모를 줄이며, 프로세스 윈도우를 늘려 밝기를 향상시킨다. 절충점은 노드의 논리적 밀도가 약간 감소한다는 것입니다. N5와 비교하여 N3E는 전력 소비를 34%(동일한 속도 및 복잡성에서) 줄이거나 성능을 18%(동일한 전력 및 복잡성에서) 증가시키고 로직 트랜지스터 밀도를 1.6배 증가시킵니다.

보고서에 따르면 TSMC는 2024년쯤 N3P(제조 공정의 성능이 향상된 버전)와 N3S(이 노드의 밀도가 향상된 버전)를 출시할 예정입니다. 그러나 TSMC는 아직 이러한 변종에 대한 추가 정보를 공개하지 않았습니다. 전력 소비와 비용에 관계없이 초고성능을 요구하는 고객을 위해 TSMC는 본질적으로 N4X의 이념적 후속 제품인 N3X를 제공할 것입니다. TSMC는 높은 구동 전류와 전압을 지원할 것이라고 말하는 것 외에는 노드에 대한 세부 정보를 공개하지 않았습니다.

이러한 모든 TSMC 기술이 설계 유연성을 크게 향상시키고 칩 설계자가 성능, 기능, 소비 및 비용을 정확하게 최적화할 수 있게 해주는 TSMC의 '비법' 기능인 FinFlex를 지원한다는 점은 언급할 가치가 있습니다. . 간단히 말해 FinFlex를 사용하면 칩 설계자는 빌딩 블록을 정밀하게 맞춤화하여 더 높은 성능, 더 높은 밀도 및 더 낮은 전력 소비를 달성할 수 있습니다.

실제 응용 분야에서 TSMC의 FinFlex 기술을 통해 칩 설계자는 블록 내에서 다양한 유형의 표준 셀을 혼합하고 일치시켜 성능, 전력 소비 및 면적을 정확하게 조정할 수 있습니다. CPU 코어와 같은 복잡한 구조의 경우 이러한 최적화는 칩 크기를 최적화하는 동시에 코어 성능을 향상시킬 수 있는 많은 기회를 제공합니다.

그러나 공정 기술은 단일 공정 기술 내에서 라이브러리나 트랜지스터 구조보다 더 큰 차이가 있기 때문에 FinFlex가 노드 전문화(성능, 밀도, 전압)를 대체할 수 없다는 점을 강조해야 합니다. TSMC N3 노드의 성능, 전력 및 비용을 최적화하는 좋은 방법입니다. 궁극적으로 이 기술은 FinFET 기반 노드의 유연성을 나노시트/GAAFET 기반 노드의 유연성에 더 가깝게 만들어 더 높은 성능 또는 더 낮은 전력 소비를 위해 조정 가능한 채널 폭을 제공할 것입니다.

삼성 3nm, 일찍 일어났습니다

사실 TSMC가 3nm 양산을 발표하기 훨씬 전에 삼성은 이미 3nm 공정 양산을 달성했다고 발표한 바 있었습니다.

2022년 6월 삼성은 GAA(Gate-All-Around) 트랜지스터 아키텍처를 사용하여 3나노미터(nm) 프로세스 노드의 초기 생산을 시작했다고 발표했습니다. MBCFET(멀티 브리지 채널 FET)는 삼성이 최초로 채택한 GAA 기술로, FinFET의 성능 한계를 극복하고, 전원 전압 레벨을 줄여 전력 효율을 향상시키며, 구동 전류 용량을 높여 성능도 향상시킵니다. .

이 회사는 또한 고성능, 저전력 컴퓨팅 애플리케이션을 위해 반도체 칩과 함께 나노시트 트랜지스터를 사용하기 시작했으며 모바일 프로세서로 확장할 계획입니다.

삼성은 자사의 독자적인 기술로 더 넓은 채널을 가진 나노시트를 사용하면 더 좁은 채널의 나노와이어를 사용하는 GAA 기술에 비해 더 높은 성능과 더 높은 에너지 효율을 달성할 수 있다고 밝혔다. 삼성전자는 3nm GAA 기술을 활용해 나노시트의 채널 폭을 조정해 다양한 고객 요구에 맞춰 전력 소비와 성능을 최적화할 수 있을 것입니다.

또한 GAA의 설계 유연성은 DTCO(설계 기술 공동 최적화)에 매우 도움이 되어 PPA(전력, 성능, 면적) 이점을 향상시키는 데 도움이 됩니다. 1세대 3nm 공정은 5nm 공정 대비 소비전력 최대 45% 절감, 성능 23% 향상, 면적 16% 감소가 가능하며, 2세대 3nm 공정은 전력소비 최대 50% 절감이 가능하다. % 성능이 30% 향상되고 면적이 35% 감소합니다.

위에서 언급했듯이 TSMC의 공정과 달리 삼성의 3nm는 GAA 트랜지스터를 사용하여 새로운 시대를 엽니다.

삼성은 2019년 기술을 처음 발표한 이후 3nm/GAAFET 기술을 개발해 왔습니다. 삼성의 고유한 GAA 트랜지스터 기술은 나노시트 기반 구현인 MBCFET(Multi-Bridge Channel FET)입니다. 나노시트 기반 FET는 고도로 맞춤화 가능하며 나노시트의 폭은 전력 및 성능 특성을 정의하는 핵심 지표입니다. 폭이 넓을수록 성능이 더 좋습니다(더 높은 전력에서).

따라서 저전력 소비에 초점을 맞춘 트랜지스터 설계는 더 작은 나노시트를 사용할 수 있는 반면, 더 높은 성능을 요구하는 로직은 더 넓은 나노시트를 사용할 수 있습니다.

삼성의 3nm 출시 초기 업계 관계자들은 수율을 비판해왔습니다. 그러나 업계 관계자에 따르면 월요일 삼성전자는 팹리스 고객들을 위해 생산하는 업계 최고 수준의 3nm를 대폭 향상시켰습니다. 생산하다. 이 문제에 정통한 관계자는 삼성의 1세대 3nm 공정 노드 생산 수율이 '완벽한 수준'에 도달했다고 말했지만 더 이상 자세히 설명하지 않았습니다.

앞서 대만 언론은 TSMC의 3나노 공정 생산 수율이 최대 85%로 삼성전자보다 높다고 보도한 바 있다. 하지만 업계 관계자들은 이 수치가 과장된 것 같다며 이 보도를 폄하했다. TSMC가 애플에 업계 최소 수준의 칩 양산과 납품 일정을 제공한다는 점을 고려하면 생산 수율은 많아야 50%에 불과하다는 것이다.

언론에 따르면 삼성전자는 3나노 1세대 실패로 인해 2세대 공정 연구개발에 막대한 투자를 하고 있다.

보고서에서는 삼성의 2세대 3nm GAA 공정이 2024년 양산될 것이라고 밝혔습니다. 이 공정에는 MBCFET 구조가 적용되어 성능이 많이 향상될 것입니다. 삼성은 4nm 노드의 통계적 차이를 공유하지 않았지만 회사의 5nm 공정과 비교하여 2세대 3nm GAA는 여전히 전력 소비를 최대 50% 줄이고 성능을 30% 개선하며 칩 면적을 줄일 것으로 예상됩니다. 35%.

2nm 결전을 위해 거인들이 힘을 합친다

삼성과 TSMC가 3nm에 대해 많은 고민을 했지만, 과거 뉴스와 제조업체 발표를 보면 다들 그렇게 생각하는 것 같습니다. 1세대 3나노 공정에는 관심이 없다. 예를 들어, 시장에는 Apple이 TSMC의 1세대 3nm 공정의 유일한 고객이 될 것이라는 소문이 돌았습니다. 그러나 미국의 거대 기업은 지금까지 3nm 제품을 발표하지 않았습니다.

1세대 3nm가 낙관적이지 않다는 것은 업계의 상식이라고 볼 수 있습니다. 하지만 장인정신을 향한 시장의 추구는 아직 멈추지 않은 것 같습니다. 이 두 파운드리 외에도 인텔도 2023년 말까지 3nm 공정 노드를 출시할 예정인 것으로 알려졌습니다. 그리고 그들은 2nm에 목표를 둔 것 같습니다.

그때쯤이면 Intel의 Intel20A(2nm)는 GAA(RibbonFET) 트랜지스터와 PowerVia 기술을 사용하여 전력 유지 기능을 향상시켜 Angstrom 시대를 열게 될 것입니다. Intel의 경쟁사인 TSMC는 2025년에 2nm 노드 GAA를 채택하여 칩 제조업체가 소형화의 한계에 직면하면서 앞서 나갈 수 있도록 할 것입니다. 또한 2025년에 2nm 프로토타입 라인을 실현할 일본 스타트업 Rapidus와 Samsung도 있습니다.

칩 회사의 경우 칩 설계 문제와 비용 문제에 어떻게 대처하는 것이 앞으로 수년 동안 최우선 과제가 될 것입니다.