계측증폭기의 구성원리

계장증폭기 회로의 일반적인 구조는 그림 1과 같습니다. 주로 2단 차동 증폭기 회로로 구성됩니다. 그 중 연산 증폭기 A1 및 A2는 비위상 차동 입력 모드입니다. 비위상 입력은 회로의 입력 임피던스를 크게 증가시키고 약한 입력 신호의 회로 감쇠를 줄여 회로가 증폭할 수 있도록 합니다. * ** 모드 입력 신호는 다음과 같은 역할만 수행하므로 후속 단계로 전송되는 차동 모드 신호의 진폭과 ** 모드 신호의 비율(즉, ** 모드 거부 비율) CMRR)이 개선되었습니다. 이러한 방식으로 연산 증폭기 A3를 핵심 구성 요소로 구성한 차동 증폭 회로에서 저항 R3 및 R4, Rf 및 R5에 대한 정밀 정합 요구 사항을 크게 낮추면서 CMRR 요구 사항은 변경하지 않고 계측 증폭기를 만들 수 있습니다. 단순한 차동 증폭기 회로보다 더 효율적인 회로 증폭기 회로는 더 나은 안티 모드 억제 기능을 가지고 있습니다. R1=R2, R3=R4, Rf=R5 조건에서 그림 1의 회로 이득은 G=(1+2R1/Rg)Rf/R3입니다. Rg 저항을 변경하여 회로 이득을 조정할 수 있다는 공식을 통해 알 수 있습니다.