세계 최초의 3nm 칩 양산, 삼성이 만든다?

삼성은 목요일에 3GAE(3nm Gate All-in-Early) 제조 공정을 사용하여 이번 분기, 앞으로 몇 주 안에 대량 생산을 시작할 예정이라고 밝혔습니다. 이번 발표는 업계 최초의 3nm 수준 제조 기술일 뿐만 아니라 GAAFET(Gate-All-Around Field-Effect Transistor)를 사용하는 최초의 노드이기도 합니다.

삼성은 재무제표에서 다음과 같이 썼습니다. "GAA 프로세스 기술의 리더십을 유지하여 시장 성장을 초과하고, 미래 투자를 보장하기 위한 가격 책정 전략을 채택하며, 고급 프로세스의 수율과 비중을 높입니다.)

삼성의 3GAE 공정 기술은 GAA 트랜지스터를 사용한 회사 최초의 공정으로, 삼성에서는 이를 공식적으로 MBCFET(Multi Bridge Trench Field Effect Transistor)라고 부릅니다.

삼성은 약 3년 전에 3GAE 및 3GAP 노드를 공식 출시했습니다. 삼성은 이 프로세스를 통해 성능이 30% 향상되고, 전력 소비가 50% 감소하며, 트랜지스터 밀도(로직 및 SRAM 트랜지스터 혼합 포함)가 최대 80% 높아질 것이라고 밝혔습니다. 하지만 삼성의 성능과 전력 소비의 실제 조합이 어떻게 나타날지는 아직 알 수 없습니다.

이론적으로 GAAFET는 현재 사용되는 FinFET에 비해 많은 장점을 제공합니다. GAA 트랜지스터에서 채널은 수평이고 게이트로 둘러싸여 있습니다. GAA 채널은 에피택시와 선택적 재료 제거를 사용하여 형성되므로 설계자는 폭을 조정하여 트랜지스터 채널을 정밀하게 조정할 수 있습니다. 더 넓은 채널을 통해 높은 성능을 달성하고 더 좁은 채널을 통해 낮은 전력 소비를 달성합니다. 이러한 정밀도는 트랜지스터 누설 전류(즉, 전력 소비 감소)뿐만 아니라 트랜지스터 성능 가변성(모든 것이 제대로 작동한다고 가정)을 크게 줄여 제품 배송 속도, 시장 출시 시간 및 수율을 높입니다. 또한, 최근 어플라이드 머티어리얼즈의 보고서에 따르면 GAAFET은 셀 면적을 20~30% 줄일 것으로 예상된다.

애플리케이션에 관해 말하자면, 최근 출시된 게이트 산화물 스택 형성용 고진공 시스템인 IMS(Integrated Materials Solutions) 시스템은 GAA 트랜지스터 제조의 주요 과제, 즉 채널 사이의 공간을 해결하는 것을 목표로 합니다. 그 두께가 매우 얇아 폴리실리콘을 증착해야 하는 필요성이 있습니다. 게이트 산화물 층과 금속 게이트 스택이 매우 짧은 시간에 채널 주위에 형성됩니다. 어플라이드 머티어리얼즈의 새로운 AMS 도구는 원자층 증착(ALD), 열 단계 및 플라즈마 처리 단계를 사용하여 게이트 산화물을 1.5옹스트롬만큼 얇게 증착할 수 있습니다. 고도로 통합된 기계는 필요한 모든 계량 단계도 수행합니다.

삼성의 3GAE는 '초기' 3nm 수준의 제조 기술이며, 3GAE는 주로 삼성 LSI(삼성의 칩 개발 부문)와 SF의 다른 알파 고객 한두 곳에서 사용될 것입니다. 삼성의 LSI와 SF의 다른 초기 고객이 칩을 대량으로 제조하는 경향이 있다는 점을 염두에 두고, 3GAE 기술은 이들 제품의 수율과 성능이 기대에 부응한다는 가정 하에 상당히 널리 채택될 것으로 예상됩니다.

완전히 새로운 트랜지스터 아키텍처로 전환하는 데에는 완전히 새로운 제조 프로세스와 완전히 새로운 도구가 필요하기 때문에 위험할 때가 많습니다. 다른 과제는 모든 새로운 노드에 도입되고 새로운 전자 설계 자동화(EDA) 소프트웨어에서 해결되는 새로운 레이아웃 방법, 평면도 규칙 및 라우팅 규칙입니다. 마지막으로 칩 설계자는 완전히 새로운 IP를 개발해야 하는데 이는 비용이 많이 듭니다.

외신 : 삼성의 3nm 수율은 20%에 불과

외신 폰아레나에 따르면 삼성 파운드리는 거대 TSMC에 이어 세계 2위의 독립 파운드리다. 즉, 삼성은 자체 설계로 엑시노스 칩을 만드는 것 외에도 퀄컴과 같은 파운드리 고객인 제3자 회사가 제출한 설계를 바탕으로 칩도 만든다는 것입니다.

Snapdragon 865 애플리케이션 프로세서(AP)는 TSMC가 7nm 프로세스 노드를 사용하여 제작했습니다. 5nm Snapdragon 888 칩셋의 경우 Qualcomm은 삼성으로 돌아가 4nm Snapdragon 8 Gen 1을 생산하기 위해 계속해서 한국 파운드리에 의존하고 있습니다. 현재 삼성, 샤오미, 모토로라 등의 고급 안드로이드폰에 탑재되는 AP이다.

하지만 지난 2월 삼성 파운드리의 4nm 공정 수율은 35%에 불과한 것으로 보도되었습니다. 이는 웨이퍼에서 절단된 다이 칩의 35%만이 품질 관리를 통과한다는 것을 의미합니다. 이에 비해 TSMC는 4nm Snapdragon 8 Gen 1 Plus를 생산할 때 70%의 수율을 달성했습니다.

즉, 모든 조건이 동일하다고 가정할 때 TSMC는 같은 기간 삼성보다 두 배 많은 칩을 생산했습니다.

이로 인해 TSMC는 마침내 Qualcomm으로부터 나머지 Snapdragon 8 Gen1 칩셋과 Snapdragon 8 Gen 1 Plus SoC를 구축하라는 주문을 받았습니다. 또한 Qualcomm이 칩셋 독점 제조업체가 짧은 시간 내에 충분한 칩을 만들 수 있도록 TSMC에 프리미엄을 지불해야 하는 경우에도 TSMC가 3nm Snapdragon 8 Gen 2를 만들 수 있는 라이센스를 얻을 것이라고 가정합니다.

최근 삼성이 생산이 개선되고 있다고 밝혔지만 Business Post의 보고서에 따르면 삼성의 3nm 공정 노드 생산은 여전히 ​​회사 목표에 훨씬 못 미치고 ​​있습니다. 삼성 파운드리의 GAA(Gate-All-Around) 트랜지스터 아키텍처가 3nm 노드에서 데뷔하여 TSMC(2nm 노드에서 GAA 아키텍처를 출시할 예정)보다 앞서는 반면, 삼성 파운드리의 나노 생산 초기 3개 수율은 항상 10%~20% 범위.

이는 삼성이 개선해야 할 극도로 낮은 수율일 뿐만 아니라 앞서 언급한 Sammy가 4nm Snapdragon 8 Gen 1에서 경험한 35% 수율보다 훨씬 나쁩니다.

Wccftech는 소식통에 따르면 삼성이 내년부터 고객에게 출시할 3nm GAA 칩셋의 첫 번째 '성능 버전'이 실제로는 새로운 자체 Exynos 칩일 수도 있다고 밝혔습니다. 삼성은 스마트폰용 새로운 엑시노스 칩 라인을 개발해 온 것으로 알려졌으나 현 단계에서 3nm GAA 공정 노드를 사용하여 제조될지는 확실하지 않습니다.

인텔이 2024년 말까지 업계 프로세스 리더십을 장악하겠다는 목표를 밝혔듯이 TSMC와 삼성은 곧 새로운 도전자를 갖게 될 것입니다. 또한 더욱 발전된 극자외선(EUV) 리소그래피 장비를 최초로 획득했습니다.

2세대 EUV 장비를 High NA 또는 높은 개구수라고 합니다. 현재 EUV 장비의 NA는 0.33이지만 새 장비의 NA는 0.55입니다. NA가 높을수록 웨이퍼에 식각된 회로 패턴의 해상도가 높아집니다. 이는 칩 설계자와 파운드리가 현재 집적 회로에 사용되는 수십억 개보다 훨씬 더 많은 트랜지스터를 포함하는 새로운 칩셋을 만드는 데 도움이 될 것입니다.

또한 칩에 추가 기능을 추가하기 위해 파운드리가 EUV 기계를 통해 웨이퍼를 다시 실행하는 것을 방지할 수도 있습니다. ASML은 2세대 EUV 장비에서 생성된 고해상도 패턴이 칩 기능을 1.7배 더 작게 만들고 칩 밀도를 2.9배 증가시키는 향상된 해상도를 제공할 것이라고 말했습니다.

이 기계를 먼저 확보함으로써 인텔은 TSMC와 삼성으로부터 프로세스 리더십을 되찾겠다는 목표를 향해 큰 발걸음을 내딛을 수 있을 것입니다.

TSMC의 3nm 생산 시기가 공개된다

대만 언론 연하일보에 따르면 웨이퍼 파운드리 3국 패권 경쟁에서 TSMC와 삼성이 3nm에서 경쟁을 펼치고 있는데, 이는 늘 그래왔듯이 전 세계 반도체 업계의 주목을 받았다. 조사에 따르면 개발 일정 지연으로 인해 올해 Apple의 차세대 프로세서는 여전히 TSMC의 5nm N4P의 3nm 강화 버전을 사용하고 있으며 이는 최근 큰 진전을 이루었습니다. TSMC는 올해 3nm 공정 N3B의 두 번째 버전을 주도적으로 사용하기로 결정했으며, 올해 8월에는 신주 R&D 센터 8단계에서 동시에 출시될 예정입니다. 12번 공장과 Nanke 18 공장의 P5 공장은 공식적으로 핀 전계 효과 배터리를 사용합니다. Crystal(FinFET) 아키텍처와 삼성의 GAA(게이트 어라운드) 프로세스입니다.

TSMC에 따르면, 회사의 3나노(N3) 공정 기술은 N3 공정 기술이 출시되면 5나노(N5) 공정 기술에 이어 또 하나의 본격적인 공정이 될 전망이다. 업계 최고 수준의 프로세스 기술과 최고의 PPA 및 트랜지스터 기술을 보유하고 있습니다. N5 공정 기술과 비교하여 N3 공정 기술의 논리 밀도는 약 70% 증가하고 동일한 전력 소비에서 속도는 10~15% 증가하거나 전력 소비는 25~30% 감소합니다. 같은 속도. N3 프로세스 기술의 개발 진행은 기대에 부합하며 앞으로는 모바일 통신 및 고성능 컴퓨팅 애플리케이션을 지원하는 완벽한 플랫폼을 제공할 예정이며 2021년에는 여러 고객으로부터 제품 출시를 받을 것으로 예상됩니다. . 또한 2022년 하반기부터 양산이 시작될 것으로 예상된다.

앞서 언급한 것처럼 웨이퍼팩토리 18은 TSMC의 주력 3나노 생산공장이 될 예정이다. 자료에 따르면 TSMC Nanke의 Fab 18은 현재 생산 확대의 초점이며 P1 P4*** 4 5nm 및 4nm 팹과 P5 P8*** 4 3nm 팹을 보유하고 있으며 P1 P3 Fab 18A가 양산 중입니다. P4와 P6의 팹 18B 공장 생산라인은 이미 지난해 말부터 3나노 공정 생산라인인 팹 18B 공장이 완공됐다.

칩 설계 회사들이 여전히 생산 능력을 놓고 '공개적이고 은밀하게 싸우고 있는 반면, 웨이퍼 제조 분야는 또 다른 이야기입니다. 웨이퍼 제조공장에 있어 이제 더 중요한 것은 3나노의 돌파구다.

3나노 양산에 앞장서는 사람은 미래 웨이퍼 제조 산업의 최고봉을 차지하게 될 것이며 AMD, 엔비디아 등 거대 칩 기업의 제품 로드맵에도 영향을 미칠 것이다.

3nm 노드에서는 현재 TSMC와 삼성만이 경쟁할 수 있다는 점에는 의심의 여지가 없지만 인텔도 고급 프로세스에 노력하고 있는 것은 분명합니다. 하지만 최근 뉴스에 따르면 TSMC와 삼성 모두 3nm 양산에 어려움을 겪고 있습니다. Gartner 분석가 Samuel Wang은 3nm로의 진입이 이전 노드보다 더 오래 걸릴 것이라고 말했습니다.

반도체 업계 소식통을 인용한 보고서에 따르면 TSMC는 3nm 공정 수율에 어려움을 겪고 있는 것으로 알려졌습니다. 소식통이 보도한 주요 소문은 TSMC가 3nm FinFET 공정에서 만족스러운 수율을 달성하기 어렵다는 것입니다. 그러나 지금까지 TSMC는 N3 지연을 공개적으로 인정하지 않고 "좋은 진전이 이루어지고 있다"고 주장했습니다.

우리 모두 알고 있듯이 TSMC 3nm는 트랜지스터에 FinFET(Fin Field Effect Transistor) 구조를 채용하는데, FinFET는 3차원 구조를 사용해 회로 게이트의 접촉 면적을 늘려 회로를 더 많이 만든다. 안정적이면서 동시에 반도체 제조 공정의 지속적인 축소 목표를 달성합니다. 실제로 FinFET 트랜지스터는 3nm에서 어느 정도 한계에 도달했습니다. 더 내려가면 공정 축소로 인한 전류 제어 누출과 같은 물리적 한계 문제에 직면하게 됩니다. TSMC가 여전히 이를 선택하는 이유 중 큰 부분은 필요하지 않기 때문입니다. 더 많은 생산 도구를 사용하면 더 유리한 비용 구조를 가질 수도 있습니다. 특히 고객 입장에서는 큰 설계 변경 없이도 생산 비용을 절감할 수 있어 윈윈(win-win)할 수 있는 상황이라고 할 수 있습니다.

이전 공개 데이터에 따르면 TSMC의 3nm 칩은 5nm 칩과 비교하여 로직 밀도가 75% 증가하고 효율성이 15% 증가하며 전력 소비가 30% 감소합니다. TSMC의 3nm 공정은 2021년 3월부터 리스크 시험 생산과 소량 납품을 시작한 것으로 알려졌으며, 2022년 하반기 상업 생산을 시작할 것으로 예상됩니다.

공장 입장에서는 중국 대만 난커 18공장 4~6단계가 TSMC의 3나노 양산기지다. 고객 측면에서는 위에서 볼 수 있듯이 Intel, Apple, Qualcomm 등이 모두 TSMC를 선택했습니다. Morgan Stanley의 분석가 Charlie Chan은 최근 TSMC가 2023년에 3nm 칩 파운드리 시장에서 거의 100%에 가까운 시장 점유율로 거의 독점권을 갖게 될 것이라는 보고서를 발표했습니다.

TSMC의 수율 문제와 달리 삼성이 3nm에서 어려움을 겪는 이유는 3nm GAA 공정에서 확립된 특허 IP 수가 뒤처져 있다는 점입니다. 국내 언론 보도에 따르면 삼성은 3나노 GAA 공정 관련 특허가 부족해 불안해하고 있다.

삼성은 트랜지스터에 GAA(Gate-All-Around) 트랜지스터 아키텍처를 사용합니다. TSMC의 FinFET 트랜지스터와 비교하면 GAA 기반 3nm 기술의 비용은 확실히 높지만 성능 측면에서 볼 때 GAA 아키텍처 기반 트랜지스터는 FinFET보다 더 나은 정전기 특성을 제공하고 특정 극 폭 요구 사항을 충족할 수 있습니다. 동일한 프로세스에서 GAA 아키텍처를 사용하면 칩 크기를 더 작게 만들 수 있습니다.

평면 트랜지스터, FinFET 및 GAA FET

삼성의 3nm GAA 기술은 5nm 제조 공정에 비해 로직 영역 효율을 35% 이상 높이고 전력 소비를 50% 줄였습니다. .성능이 약 30% 향상되었습니다. 삼성전자는 지난해 6월 3나노 공정 기술이 성공적으로 녹화됐다고 공식 발표했다. 또한 삼성은 2022년에 3nm GAA의 초기 버전을 출시하고, '성능 버전'은 2023년에 출시할 것이라고 발표했습니다.

현재 공장 측면에서는 삼성이 미국에 3나노 칩 생산라인을 짓는 데 170억 달러를 투자할 것으로 전해졌다. 고객사 측면에서는 삼성이 구체적으로 밝히지 않았지만, 퀄컴, AMD 등 TSMC의 헤비급 고객사가 삼성의 3nm 공정 수입에 관심이 있다는 소식이 전해지고 있지만, 삼성의 3nm 고객사들은 여전히 ​​미스터리입니다.

작년에 Pat Gelsinger가 Intel CEO로 취임한 후 한때 파운드리 분야의 물을 테스트했던 거대 IDM이 이 시장으로 돌아왔습니다. 동시에 그들은 매우 야심찬 야망도 제시했습니다.

이달 18일 투자자 간담회에서 인텔 CEO 팻 겔싱어는 인텔의 2nm 공정이 2024년 상반기 양산 준비가 완료될 것임을 다시 한번 강조했다. 이번 양산 시기는 TSMC보다 빠르다. 이는 인텔의 2nm 공정이 2년 안에 양산 준비를 갖추게 된다는 의미다. 파운드리 사업과 TSMC의 경쟁은 더욱 치열해질 전망이다.

인텔은 3nm 공정에 대해 그다지 많이 공개하지 않았지만 지난해 Digitimes의 연구 보고서에서는 동일한 이름의 반도체 공정 노드에 대해 TSMC, 삼성, 인텔, IBM 등 4개 제조업체의 트랜지스터 밀도를 분석했습니다. , 10nm, 7nm, 5nm, 3nm, 2nm의 각 회사의 트랜지스터 밀도를 비교했습니다.

공장 측면에서는 인텔이 유럽에 공장을 짓는 데 800억 유로를 지출할 것이라고 강조한 바 있다. 인텔의 독일 대표인 크리스틴 아이젠슈미트는 인터뷰에서 2nm 이하의 칩이 유럽에서 생산될 것이라고 밝혔다. 유럽. 인텔은 향후 첨단 기술과의 경쟁에서 뒤처지지 않기 위해 2nm를 유럽 생산 능력 확장의 중요한 열쇠로 여깁니다.

일반적으로 3nm 노드에서는 TSMC, 삼성, 인텔 중 누가 최종 승자가 될지는 시간만이 알 수 있지만 현재 상황으로 판단하면 TSMC가 약간 더 나을 수도 있습니다.

3nm는 무어의 법칙의 물리적 한계에 도달했습니다. 앞으로 어떻게 발전할까요? 이는 전 세계 연구자들이 찾고 있는 시급한 해결책이 되었습니다. 현재 연구자들은 주로 트랜지스터 기술과 재료에서 해결책을 찾으려고 노력하고 있습니다.

위에서 언급한 삼성이 3nm 공정에 사용하는 GAA 트랜지스터는 3nm 이후에 좋은 선택입니다. GAA 설계 채널은 4면 주위에 게이트가 있어 누설 전압을 줄이고 제어력을 향상시킬 수 있습니다. 채널은 프로세스 노드를 축소할 때 핵심입니다. 보도에 따르면 TSMC는 2nm 공정에서도 GAA 트랜지스터를 사용할 예정입니다.

나노와이어는 나노미터 정도의 직경을 가진 나노구조입니다. 나노와이어 기술의 근본적인 매력 중 하나는 효율적인 1차원 구조로 인한 높은 전자 이동성을 포함하여 강력한 전기적 특성을 나타낸다는 것입니다.

최근 HZDR의 연구원들은 장력을 받는 나노와이어에 대한 오랜 이론적 예측을 실험적으로 입증했다고 발표했습니다. 실험에서 연구원들은 GaAs 코어와 인듐 비소-알루미늄 껍질로 구성된 나노와이어를 만들었습니다. 결국, 연구진은 인장 변형을 적용함으로써 나노와이어의 전자 이동성을 실제로 증가시킬 수 있다는 결과를 얻었습니다. 변형되지 않은 나노와이어 및 벌크 GaAs에 대해 약 30%의 상대적 이동성 증가가 측정되었습니다. 연구원들은 격자 불일치가 더 큰 재료에서 훨씬 더 극적인 증가를 달성할 수 있다고 믿습니다.

최근 인텔의 ‘적층형 포크시트 트랜지스터’ 기술 특허가 세간의 관심을 끌었다.

Intel은 새로운 트랜지스터 설계를 통해 궁극적으로 현재의 최첨단 트라이 게이트 트랜지스터에 비해 더 많은 수의 트랜지스터를 허용하는 3D 및 수직 적층형 CMOS 아키텍처를 구현할 수 있다고 밝혔습니다. 특허에서 인텔은 나노리본 트랜지스터와 게르마늄 필름의 사용을 설명합니다. 이는 수직으로 쌓인 각 트랜지스터 레이어에서 반복되는 유전체 절연 벽 역할을 하며 궁극적으로 서로 적층된 트랜지스터 수에 따라 달라집니다.

이 제조 방식을 사용한 회사는 인텔이 처음은 아닌 것으로 파악된다. 벨기에 연구그룹인 Imec이 2019년에 이 방식을 제안한 것으로 알려졌다. Imec의 첫 번째 표준 단위 시뮬레이션 결과에 따르면 2nm 기술 노드에 적용했을 때다. , 이 기술은 기존 나노시트 방법에 비해 트랜지스터 밀도를 크게 높일 수 있습니다.

IBM과 삼성이 공동으로 발표한 VTFET(Vertical Transfer Field Effect Transistor)는 현재 일부 첨단 칩에 사용되는 FinFET 기술을 대체하는 것을 목표로 합니다. 새로운 기술은 트랜지스터를 수직으로 쌓아서 현재 실리콘 표면에 평평하게 놓여 전류가 한쪽에서 다른 쪽으로 흐르도록 하는 대부분의 칩에 사용되는 트랜지스터 대신 전류가 트랜지스터 스택의 위아래로 흐르도록 허용합니다.

IBM과 삼성에 따르면 이 디자인에는 두 가지 장점이 있다고 합니다. 첫째, 많은 성능 제한을 우회하여 무어의 법칙을 1나노미터 임계값 이상으로 확장할 수 있습니다. 이들 사이의 접점도 영향을 받아 전류 흐름을 증가시키고 에너지를 절약할 수 있습니다. 그들은 이 디자인이 성능을 두 배로 늘리거나 에너지 소비를 85%까지 줄일 수 있다고 말합니다.

실제로 3nm 이후 첨단 공정이 어떻게 발전할지에 관해 트랜지스터 제조는 솔루션의 일부일 뿐이며 칩 설계도 중요하므로 영향을 최소화하기 위해 온칩 상호 연결, 조립 및 패키징 등이 필요합니다. 장치 및 시스템 성능이 가장 낮습니다.

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